14纳米节点带来一系列设计挑战
发布时间：2013-4-8 13:53
发布者：李宽
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实现14纳米芯片生产可能会比原先想象的更困难，出席国际物理系统研讨会(ISPD)的专家指出。ISPD是全球下一代半导体设计师荟萃的年会。 半导体缩微过去通常可实现更小、更快的芯片，因为时钟速度和电源电压分别直接与器件尺寸成反比。 不幸的是，由于原子尺度问题带来的电路和物理设计限制(比如由超薄栅氧化物导致的晶体管漏电流)，在过去的几代工艺技术，时钟速度和电源电压的变化很小。人们采取了许多治标不治本的措施，如更厚的高k电介质。但这些举措只是拖延了对根本问题的解决，直到面对14纳米节点已无计可施，IBM的杰出工程师James Warnock在其《14纳米技术节点面临的电路和物理设计挑战》一文中表示。 “14纳米节点给设计师带来了许多挑战，因为前几代已经推迟了通过缩微解决问题的这一尝试，” Warnock说，“结果是近似(Nearish)，最终将取决于经济因素，但在14纳米，单独依靠缩微，没办法再获得更高性能。” Warnock称，缩微的最大问题是晶体管漏电流的一直增加，在以前节点，设计师使用较陡的亚阈值斜坡来缓解这一问题，最近的手段是采用高k电介质。在光刻技术中，通过双重图形(Double Patterning)弥补缺乏商用远紫外线光刻技术(EUV)的缺憾。但在14纳米，上述权宜之计都没用，Warnock说。 
图：多栅极3DFinFET将在实现14纳米工艺技术节点中扮演重要角色，IBM的研究科学家James Warnock称。资料来源：IBM “为解决漏电流问题，多栅极3DFinFET已经出现在22纳米(英特尔)，而其它芯片制造商也在迅速采用，”Warnock说，“FinFET器件与生俱来地具有更陡峭的阈值斜坡和更优良的随机掺杂波动(RDF)指标，但它也引入新的变异源 ——例如鳍(Fin)的宽度和高度变异。” FinFET的3D宽高比还包括诸如线边缘粗糙化和寄生电容等其它问题，并且还引入了全新问题。例如，FinFET器件只能有整数个的3D鳍，给设计师带来他们以前没遇到过的选择挑战，如要使用多少个鳍？ 鳍海(The sea-of-fins)是种方案，它是在晶体管的整个表面上插布几十个鳍，并采用蚀刻步骤将其中许多鳍除去。然而，需要能反映新约束的新设计工具，以帮助工程师在多栅结构中，决策如何选择鳍的数量及其排布的间距。 3D需要多重图形(Multi-patterning)是平版印刷受到的新限制，为此，也需要新工具以支持兼容标准库的FinFET架构的协同设计。较高的RC延迟也给自动布线器在识别和优化不会缩微到14nm的线平面和过孔时带来显著压力。随着电流密度在 “热”线上的增加，新工具还需要缓解电迁移问题，以确保在14nm，芯片的寿命不会受到不利影响。 在先进节点的可制造性设计专会做报告的其他科学家有：东芝科学家茂树野岛详细介绍了光学多重图形问题；日本东京大学的科学家Rimon Ikeno介绍了先进工艺节点的电子束使用技巧；国立台湾大学的科学家林崇伟(Chung-Wei Lin)提出一种结构化的布线体系结构，它采用字符投影叠加来约束过孔布局和线迹交叠，以减少先进节点所需的布局样式。 |
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