Viva，万岁，Vivado！

在过去的几年中，赛灵思（Xilinx）不断取得诸多技术突破。赛灵思率先推出了全球第一个28nm器件，采用灵活混合信号（AMS）技术在FPGA中集成了ADC，推出了ARM Cortex-A9双核+FPGA的可扩展处理平台Zynq，实现了超越摩尔定律的3D IC堆叠，收购整合了用C语言实现高层次综合的AutoESL…

虽然这些技术进展中的单独每一项都可显著提升系统性能或设计效率，但赛灵思并不因此满足。如何才能充分发挥所有新技术的潜能和威力呢？我们需要一个让它们协同发力的全新设计工具！

赛灵思 Vivado设计套件震撼登场了。这是针对未来十年的 “All Programmable”器件的颠覆之作。它将极大提高设计生产力和设计结果质量，开启一个令人兴奋的新时代！

Xilinx Vivado ™ Design Suite 是一个全新构建的、以 IP 核和系统为中心的创新性设计环境，它不仅能够加快可编程逻辑和 I/O 的设计，同时还可加快“所有可编程”器件的设计。与传统的设计流程相比，新的 Vivado Design Suite 经验证可将集成和实现速度提高 4 倍，并通过简化设计以及自动实现（而不是强制实现）灵活的设计环境来显著降低成本。

加快设计集成

Vivado Design Suite 是专为当前和未来的高容量器件系列而构建的，而且它还能够提供无与伦比的设计集成和分析。以 IP 核为中心的设计流程可将设计和算法变为可重用的 IP 核（即可对这些 IP 核进行抽象且准确的组合），从而大大加快设计集成。该开放式设计环境涵盖了各种业界标准，它不仅能够支持用户已熟悉的标准，同时还可为 IP 核以及工具流程提供第三方生态系统支持，进而使得设计变得更加简单易用。Vivado 高层次综合以及 System Generator for DSP 工具可以将高层次规范直接综合到 VHDL 和 Verilog RTL 中，从而进一步加快设计集成。了解更多...

加速验证和调试

Vivado Design Suite 共享的可扩展数据模型架构可在设计源、原理图视图、层级浏览器、设计报告、消息、布局规划以及器件编辑器视图之间进行广泛的交互叉探测。这一独特功能可通过提供图形反馈来确定每个设计阶段的设计问题，以加速调试和时序收敛的进程。了解更多...

加快设计实现

Vivado Design Suite 可通过能够同时优化阻塞、线长以及时序的分析布局布线技术大幅加快设计实现。Vivado 还可支持能够实现团队设计、无关联设计重用以及部分重配置的层次化设计流程——可单独设计每个模块并在完整的设计之外实现该模块。了解更多...

“与早期流程相比，Vivado 工具能够为我们提供更长的运行时间，实现更加紧凑的布局规划，使我们能够在一天时间内开展更多实现工作，从而大幅提高生产力。”

“Vivado 设计套件具备出色的用户界面，支持 System Verilog、SystemC、SDC 和 Tcl 等多种 ASIC 设计行业标准，这将大幅提高我们的设计生产力。”

“我们很喜欢 Vivado 设计套件的开箱即用特性。我们利用这种工具实现我们的 Expresso 3.0 内核(PCI Express Gen3 x8)，从一开始就取得了很好的效果。”

“Vivado IP 集成器可以大大简化 H.264 编解码器集成工作。有了 Vivado IP 集成器，设计人员就能在接口级而不是信号级开展集成，而且可以采用统一的 AMBA AXI4 IP 接口标准，并通过设计规则检查将错误降至最低。”

“我们对最新 Vivado 设计套件功能深感振奋。TCL 接口有助于我们查询设计，生成定制报告。赛灵思设计约束支持改进了对源同步接口的支持，可加强静态时序分析。看到我们的初始设计方案大幅缩短了编译时间我们也感到非常高兴。”